在Xilinx ISE(使用VHDL语言)中,我定义了这些信号:
信号计数器:整数范围0到24_000_000;signal chTriger:std_logic:=‘0’;并编写了以下代码:
…
阅读Xilinx约束指南 这里 尤其是综合约束。 有一个叫做“KEEP”。
一般来说,这是一个非常有用的文档浏览,只要你知道你能做什么(和不能做什么)。
产量 chTriger 到FPGA上的外部引脚。然后它无法优化。
chTriger
从那以后 chTriger 依赖于取决于 counter , 然后 counter 也不会被优化掉。
counter