库是在工具中创建的,而不是VHDL本身。 例如,在modelsim中,使用vlib命令创建库,例如。
vlib my_library;
在VHDL中,您可以使用library命令将库包含在任何区域中,并且可以使用use命令包含对象(例如包):
library my_library; use my_library.some_package.all;