这是一个棘手的问题。注意，该过程在时钟上升沿和下降沿唤醒，并且在rising_edge上分配中间信号temp_sig。
把它与信号分配的语义（推迟分配）放在一起，看看你得到了什么。
吉姆建议通过模拟进行交叉检查……
temp_sig＆lt; = I;万一;Q＆lt; = temp_sig;结束过程;
end exam_arc;
似乎这段代码模拟了一个在上升时运行的D触发器
边缘
</跨度>
时钟，但 答案[这个问题来自考试]这个问题声称这个D触发器操作下降
边缘
</跨度>
时钟
这个VHDL代码模拟什么样的触发器？
将赋值分配到具有相同灵敏度列表的自己的流程语句中。尽管过程数量不同，但模拟模型的行为将是相同的。
DUT:
process (CLK,RESET)
begin
if RESET = ‘1’ then
temp_sig <=’0’;
elsif CLK’event and CLK =’1’ then
temp_sig <= I;
end if;
— Q <= temp_sig;
end process;QDEVICE:
process (CLK, RESET)
begin
Q <= temp_sig;
end process;</code>
分配temp_sig的边缘敏感存储设备显然是对CLK敏感的正边沿时钟触发器，并且由RESET（高）异步复位。
QDEVICE流程是一个综合目标构造吗？它表现为temp_sig触发器的跟随器锁存器，但没有关于使能极性的指示。参见IEEE Std 1076.6-2004 IEEE标准VHDL寄存器
传输级别（RTL）综合，6.2.1.1具有敏感性列表的进程的级别敏感存储：
当满足以下所有条件时，应对信号（或变量）建模一个对电平敏感的存储元件：
c）执行过程中没有执行显式操作
赋值（通过赋值语句）到信号（或变量）。
没有资格（按级别），则不符合规则c。此外，在原始过程中，您引用的行为未映射到IEEE Std 1076.6-2004 6.2时钟边缘规范之一，其中没有一个包括使用中间信号。
布莱恩是对的，这是一个技巧问题。一个带有跟随者的触发器 - 其他东西提供延迟。并且在模拟q中的’U’值直到CLK或RESET上的事件应该说明。
