后PnR模拟不仅验证功能,还验证时序。电路的时序信息可以以多种格式转发到仿真中,但最常用的是标准延迟格式(SDF),它被发布为 IEEE 1497 。
那么我们可以捕获什么样的错误?
在RTL模拟中很难发现一些不必要的故障。如果某些输出是由组合逻辑生成的,那么后PnR模拟比以往任何时候都更重要。
在合成和/或PnR约束中可能存在一些错误。仔细检查一切总是更好。
合成/ PnR工具可能有错误。逻辑等效性检查(LEC)也可以捕获错误,但它仅用于功能。
后PnR仿真是工业中所谓的门级仿真。这有两种类型的定时和非定时。这种模拟用于检测
在典型的设计流程后,合成和/或后PnR模拟是 的 不 强> 有用的,目的应该是避免它们。
后综合模拟只能发现合成工具中的错误,这些错误在已建立的FPGA工具中极为罕见。检查这些不应该是任何设计流程的组成部分。
虽然有一些非常罕见的情况,PnR工具可能会例如技术映射错误或未能通过设计规则违规发出警告,至少99%的情况显示Post PnR模拟中的问题是由于设计错误,最典型的是时钟域交叉,内存访问竞争条件好,但已经非常罕见,第二。
因此,重点应该是坚持设计规则并采用严格的设计方法来避免问题,而不是试图在后PnR模拟中捕获它们。
对于你的问题 - 如果没有负面松弛并且设计规则检查没问题,那么任何一个后期模拟都不应该显示出来。
后PnR仿真的一个实际用途是,当您的复杂设计由于外部组件的时序变化或I / O约束中的错误而偶尔失败时,但您没有关于错误机制的线索。集成逻辑分析仪和后PnR仿真的组合可以帮助最棘手的情况找出根本原因。
在将逻辑从映射转换为PAR方面,大多数是稳定的过程。但是,当然,如果迂腐,你可以使用LEC同时进行syn-> map和map-> PAR。
如果您在实验室中遇到问题,那么发布PAR Sims可能会很有用,可能是因为您没有完全限制您的设计进行计时,并且需要使用背面注释的SDF进行模拟,就像上面提到的其他人一样。当然,这对你来说无济于事,如果你没有在你的TB中创建具有时序的模型和/或如董事会设计师提供的那样正确约束你的IO。
我认为最好的做法是使用反标注的SDF对PAR网表至少运行一次回归套件。它不需要任何费用,并提供一个更自信的数据点。