使用Testbench而不是ModelSim中的 .do 文件有什么好处？

作者: 你瞎啊！撞我心了
发布时间: 2024-12-25 11:09:15 (1月前)
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易米烊光 | 2019-08-31 10-32

<div class =“post-text”itemprop =“text”> <P> 除了@Tricky的答案之外，“do”文件将特定于您正在使用的实际模拟器。用VHDL编写的测试平台将在任何VHDL模拟器上运行。 </p> </DIV>

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淋了一整夜的雨 | 2019-08-31 10-32

<div class =“post-text”itemprop =“text”> <P> 强制端口是一种非常简单的驱动设计的方法。其主要目的是覆盖已经在HDL中生成的内容（如故障注入），但可用于驱动UUT。 </p> <P> 使用force的问题是你只能提供非常简单的测试用例。当你需要开始编写自检测试平台，BFM（总线功能模型），随机化，覆盖，然后来自TCL的Force不会有太大用处。 </p> <P> 例如 - 你有一些接口有一些行为来写一个字节的数据。我知道我宁愿写HDL： </p> <pre> <code> send_byte(x"AB", some_if); </code> </pre> <P> 而不是 </p> <pre> <code> force some_if 0 10ns, 1 20 ns, 0 30ns ....... etc </code> </pre> <P> 过程调用对另一个读者有更多的意义，并且可以很容易地重用以发送许多字节并在许多测试中。 </p> </DIV>

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