verilog输出卡在最后的if语句上

作者: 烏鴉喝酒
发布时间: 2025-01-01 02:43:08 (2月前)
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無口君 | 2019-08-31 10-32

<div class =“post-text”itemprop =“text”> <P> 除了john_log所说的： </p> <P> 您的最后一个if语句始终为TRUE。您正在添加1位操作数并与1位结果进行比较，因此结果为1'b1或1'b0，它始终为＆lt; = 1'b1。 </p> <P> 您应该检查您的FPGA工具是否支持： </p> <pre> <code> initial begin $readmemb("C:/Users/KP/Desktop/data.txt", memory, 0, 1199); i = 0; end </code> </pre> <P> 特别是由综合工具从文件加载存储器。我最后一次使用FPGA是不可能的。 </p> </DIV>

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