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FPGA/ASIC
Verilog案例语句返回错误的值
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Verilog案例语句返回错误的值
作者:
电动少女
发布时间:
2025-02-06 10:11:59 (18天前)
转自:
我应该使用case语句编写一个简单的CU,但是输出与我在case语句中指定的不匹配。我想我在这里犯了一些根本性的错误,但我不能......
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2 条回复
0#
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梦中会飞的鱼
|
2019-08-31 10-32
你忘了在前面添加10'b
out
分配。它应该是
out = 10'b1001000010
。
否则,它将以十进制格式(非二进制格式)作为整数值。
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