PROSAGA码农传奇-FPGA/ASIC-不要分别计算vhdl

<div class =“post-text”itemprop =“text”>
  
    您的
     <code>
 process(temp, reset)
 </code>
     无法工作，因为你把它组合起来，这不是你在这个例子中所需要的。在模拟中工作正常，在硬件中根本不起作用。
  
  
    你写的东西在硬件中产生一个循环：状态
     <code>
 countOf
 </code>
     取决于的状态
     <code>
 temp
 </code>
    的
      和
    </强>
     的状态
     <code>
 countOf
 </code>
     本身。由于您的进程不包含时钟，因此状态为
     <code>
 countOf
 </code>
     像门延迟一样快的变化允许它（如果这个代码将被正确合成）。
  
  
    如果你的软件有任何好处，它会给你一个这样的警告：
  
   <pre>
 <code>
 [Synth 8-614] signal 'countOf' is read in the process but is not in the sensitivity list

</code>
 </pre>
  
    你应该
    的
      决不
    </强>
     忽略，因为在99％的情况下，这意味着你会得到不希望的行为和/或模拟不匹配。
  
  
    你需要做的是做
     <code>
 temp
 </code>
     你的时钟。它是由时钟分频器生成的，所以从逻辑上讲，你几乎可以肯定它也是一个时钟。如果你更换
     <code>
 if (temp = '1') then
 </code>
     同
     <code>
 if rising_edge(temp) then
 </code>
    ，您的代码将按预期工作。
  
  
    旁注：请删除
     <code>
 use IEEE.STD_LOGIC_ARITH.ALL;
 </code>
     和
     <code>
 use IEEE.STD_LOGIC_UNSIGNED.ALL;
 </code>
    。您根本不需要任何未签名的代码库，但是
     <code>
 IEEE.STD_LOGIC_ARITH
 </code>
     是
    的
      已弃用，不应再使用
    </强>
    。它已经多年了。使用
     <code>
 IEEE.NUMERIC_STD
 </code>
     代替。
  
</DIV>