项目描述 ：
UART to AXI Stream interface written in VHDL

高级语言： VHDL

项目主页：

项目地址: git://github.com/fcayci/vhdl-axis-uart.git

创建时间： 2018-12-23T18:19:08Z
项目社区：https://github.com/fcayci/vhdl-axis-uart
开源协议：GNU General Public License v3.0
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