项目描述 ：
AXI4 Full, Lite, and AxiStream verification components. AXI4 Interface Master, Responder, and Memory verification components. AxiStream transmitter and receiver verification components

高级语言： VHDL

项目主页：

项目地址: git://github.com/OSVVM/AXI4.git

创建时间： 2018-03-17T17:27:29Z
项目社区：https://github.com/OSVVM/AXI4
开源协议：Other
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