项目描述 ：
NoC (Network-on-Chip) generator that generates Verilog HDL model of NoC consisting of on-chip routers

高级语言： Perl

项目主页：

项目地址: git://github.com/matutani/nocgen.git

创建时间： 2019-12-30T04:27:54Z
项目社区：https://github.com/matutani/nocgen
开源协议：
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