项目描述 ：
HDL + Linux on Arty Z7-20

高级语言： Verilog

项目主页：

项目地址: git://github.com/ovpanait/fpga-zynq.git

创建时间： 2018-09-11T06:30:45Z
项目社区：https://github.com/ovpanait/fpga-zynq
开源协议：
下载