注册
登录
FPGA/ASIC
verilog_designs
返回
项目作者:
parmAshu
项目描述 :
THIS REPOSITORY CONTAINS VERILOG CODE FOR COMMON DIGITAL CIRCUITS
高级语言:
Verilog
项目主页:
项目地址:
git://github.com/parmAshu/verilog_designs.git
创建时间:
2021-05-07T17:54:27Z
项目社区:
https://github.com/parmAshu/verilog_designs
开源协议:
GNU General Public License v3.0
下载