项目描述 ：
Transactional Verilog design and Verilator Testbench for a RISC-V TensorCore Vector co-processor for reproducible linear algebra

高级语言： C++

项目主页：

项目地址: git://github.com/stillwater-sc/RISC-V-TensorCore.git

创建时间： 2021-06-26T13:36:27Z
项目社区：https://github.com/stillwater-sc/RISC-V-TensorCore
开源协议：MIT License
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