项目描述 ：
简单的单端口AXI内存接口

高级语言： SystemVerilog

项目主页：

项目地址: git://github.com/pulp-platform/axi_mem_if.git

创建时间： 2018-02-05T11:52:18Z
项目社区：https://github.com/pulp-platform/axi_mem_if
开源协议：Other
下载