项目描述 ：
Pipelined RISC-V SoC

高级语言： Verilog

项目主页： https://www.erwinrol.com/post/2021-01-03-riscv/

项目地址: git://github.com/lowlander/riscv_soc.git

创建时间： 2021-01-03T11:01:59Z
项目社区：https://github.com/lowlander/riscv_soc
开源协议：MIT License
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