项目描述 ：
Architecture and Verilog Implementation of 8-bits RISC CPU based on FSM. 基于有限状态机的8位RISC（精简指令集）CPU（中央处理器）简单结构和Verilog实现。

高级语言： Verilog

项目主页：

项目地址: git://github.com/liuqidev/8-bits-RISC-CPU-Verilog.git

创建时间： 2019-01-20T02:20:17Z
项目社区：https://github.com/liuqidev/8-bits-RISC-CPU-Verilog
开源协议：MIT License
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