项目描述 ：
SystemVerilog to Verilog conversion

高级语言： Haskell

项目主页：

项目地址: git://github.com/zachjs/sv2v.git

创建时间： 2019-02-08T04:49:52Z
项目社区：https://github.com/zachjs/sv2v
开源协议：BSD 3-Clause "New" or "Revised" License
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