FPGA/ASIC Verilog-Judge-USTB 返回
项目作者： dashjay

项目描述 ：
来自北京科技大学某小组的一个verilog的评测沙箱，基于Flask编写
高级语言： Python
项目地址: git://github.com/dashjay/Verilog-Judge-USTB.git
创建时间： 2019-09-02T05:54:48Z
项目社区：https://github.com/dashjay/Verilog-Judge-USTB
开源协议：GNU General Public License v3.0
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