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FPGA/ASIC
HDL-Outliner
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项目作者:
Remillard
项目描述 :
A package for Sublime Text that creates a project outline for a VHDL/Verilog HDL source code tree
高级语言:
项目主页:
项目地址:
git://github.com/Remillard/HDL-Outliner.git
创建时间:
2019-08-20T13:00:35Z
项目社区:
https://github.com/Remillard/HDL-Outliner
开源协议:
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