FPGA/ASIC MobileNet-in-FPGA 返回
项目作者： ZFTurbo

项目描述 ：
Generator of verilog description for FPGA MobileNet implementation
高级语言： Verilog
项目地址: git://github.com/ZFTurbo/MobileNet-in-FPGA.git
创建时间： 2019-07-29T12:57:06Z
项目社区：https://github.com/ZFTurbo/MobileNet-in-FPGA
开源协议：
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