项目描述 ：
Hardware Accelerator for AES 128-bit Encryption and Decryption implemented (in Verilog) in Altera's FPGA board.

高级语言： Verilog

项目主页：

项目地址: git://github.com/vignesh-raghavan/AES128.git

创建时间： 2017-11-02T07:56:53Z
项目社区：https://github.com/vignesh-raghavan/AES128
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