项目描述 ：
Vertex 6 FPGA GTx Transciever Simulation in Xilinx ISE using Xilinx IP Core

高级语言： Verilog

项目主页：

项目地址: git://github.com/Marslanali/fpga_vertex_6_gtx_Interface.git

创建时间： 2019-11-28T16:39:33Z
项目社区：https://github.com/Marslanali/fpga_vertex_6_gtx_Interface
开源协议：MIT License
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