FPGA/ASIC openofdm 返回
项目作者： jhshi

项目描述 ：
Sythesizable, modular Verilog implementation of 802.11 OFDM decoder.
高级语言： Verilog
项目地址: git://github.com/jhshi/openofdm.git
创建时间： 2017-04-26T18:32:11Z
项目社区：https://github.com/jhshi/openofdm
开源协议：Apache License 2.0
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