FPGA/ASIC veridian 返回
项目作者： vivekmalneedi

项目描述 ：
A SystemVerilog Language Server
高级语言： Rust
项目地址: git://github.com/vivekmalneedi/veridian.git
创建时间： 2020-07-23T02:29:19Z
项目社区：https://github.com/vivekmalneedi/veridian
开源协议：MIT License
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