项目描述 ：
Verilog development and verification project for HOL4

高级语言： Standard ML

项目主页：

项目地址: git://github.com/CakeML/hardware.git

创建时间： 2016-12-07T07:27:34Z
项目社区：https://github.com/CakeML/hardware
开源协议：BSD 3-Clause "New" or "Revised" License
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