项目描述 ：
Example platform for Xilinx AXI_EthernetLite (MII) on Arty A7-35T, including active TX driven by AXI Traffic Generator and dummy RX

高级语言： Verilog

项目主页：

项目地址: git://github.com/GeraltShi/verilog-mii.git

创建时间： 2020-06-01T11:56:10Z
项目社区：https://github.com/GeraltShi/verilog-mii
开源协议：Apache License 2.0
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