项目描述 ：
An efficient multiplier and Accumulator (MAC) unit to do operations like multiplication & addition on numbers stored in RAM unit attached to it.

高级语言： Verilog

项目主页：

项目地址: git://github.com/ayushgupta98/ALU.git

创建时间： 2018-12-05T20:17:38Z
项目社区：https://github.com/ayushgupta98/ALU
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