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FPGA/ASIC
missing-module-cocotb-example
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项目作者:
xiajenny
项目描述 :
Simulate incomplete verilog module with python
高级语言:
Python
项目主页:
项目地址:
git://github.com/xiajenny/missing-module-cocotb-example.git
创建时间:
2019-05-09T14:08:46Z
项目社区:
https://github.com/xiajenny/missing-module-cocotb-example
开源协议:
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