项目描述 ：
40G Ethernet Stack, Final Year Project, BSc. Engineering, Department of Electronics and Telecommunication, University of Moratuwa, Sri Lanka, 2018

高级语言： Verilog

项目主页：

项目地址: git://github.com/SDsupun/ipcore.git

创建时间： 2018-07-11T03:54:07Z
项目社区：https://github.com/SDsupun/ipcore
开源协议：
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