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项目作者： vaseegoo

项目描述 ：
Xillinx AXI Verification IP VLNV:axi_vip1.1@Vivado 2017.4
高级语言： Verilog
项目地址: git://github.com/vaseegoo/AXI3_VIP.git
创建时间： 2018-08-03T14:18:13Z
项目社区：https://github.com/vaseegoo/AXI3_VIP
开源协议：
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axi_vip

Xillinx AXI Verification IP :axi_vip1.1@Vivado 2017.4

  • Xillinx自带的VIP功能很强大，用起来也比较方便。
  • 该工程是在7v585的器件上实现AXI Verification IP的仿真。 将VIP设置为AXI3 master接口以访问外挂的BRAM。