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FPGA/ASIC
ExtremeDV_UVM
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项目作者:
zhajio1988
项目描述 :
UVM resource from github, run simulation use YASAsim flow
高级语言:
SystemVerilog
项目主页:
项目地址:
git://github.com/zhajio1988/ExtremeDV_UVM.git
创建时间:
2020-04-23T14:55:42Z
项目社区:
https://github.com/zhajio1988/ExtremeDV_UVM
开源协议:
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