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FPGA/ASIC
hardware_modelling
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项目作者：
monsij
项目描述 ：
A repository with common digital circuit models made with System Verilog.
高级语言：
Verilog
项目主页：
项目地址:
git://github.com/monsij/hardware_modelling.git
创建时间：
2018-09-14T05:58:40Z
项目社区：
https://github.com/monsij/hardware_modelling
开源协议：
MIT License
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