FPGA/ASIC RISC-16 返回
项目作者： Illusion-Graphics

项目描述 ：
16-bit RISC core
高级语言： SystemVerilog
项目地址: git://github.com/Illusion-Graphics/RISC-16.git
创建时间： 2020-06-07T10:21:55Z
项目社区：https://github.com/Illusion-Graphics/RISC-16
开源协议：MIT License
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