注册
登录
FPGA/ASIC
verification
返回
项目作者：
vsandeepsekhar
项目描述 ：
This repository is my shot at SV and UVM for basic Design & Verification data structures
高级语言：
SystemVerilog
项目主页：
项目地址:
git://github.com/vsandeepsekhar/verification.git
创建时间：
2021-01-18T22:12:39Z
项目社区：
https://github.com/vsandeepsekhar/verification
开源协议：
下载
