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FPGA/ASIC
systemverilogparser
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项目作者:
hongping
项目描述 :
System Verilog grammar in ANTLRv4
高级语言:
项目主页:
项目地址:
git://github.com/hongping/systemverilogparser.git
创建时间:
2019-02-13T03:24:07Z
项目社区:
https://github.com/hongping/systemverilogparser
开源协议:
GNU General Public License v3.0
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