FPGA/ASIC microsys 返回
项目作者： dcliche

项目描述 ：
Simple computer in SystemVerilog
高级语言： SystemVerilog
项目地址: git://github.com/dcliche/microsys.git
创建时间： 2021-06-18T19:53:40Z
项目社区：https://github.com/dcliche/microsys
开源协议：
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