项目描述 ：
A verification test case for a master implementation of the Two-Wire Serial Register Interface based on Systemverilog and UVM.

高级语言： SystemVerilog

项目主页：

项目地址: git://github.com/akzare/TWireSerIntrfc.git

创建时间： 2017-11-19T17:02:59Z
项目社区：https://github.com/akzare/TWireSerIntrfc
开源协议：Other
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