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项目作者： SebastianBraun01

项目描述 ：
Template für Makefile basierte Projekte mit VerilogHDL.
高级语言： VHDL
项目地址: git://github.com/SebastianBraun01/verilog_template.git
创建时间： 2021-05-11T08:44:04Z
项目社区：https://github.com/SebastianBraun01/verilog_template
开源协议：Apache License 2.0
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