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项目作者： Kenji-Ishimaru

项目描述 ：
ModelSim verilog simulation environment sample
高级语言： Verilog
项目地址: git://github.com/Kenji-Ishimaru/msim-sample-verilog.git
创建时间： 2020-10-02T22:39:32Z
项目社区：https://github.com/Kenji-Ishimaru/msim-sample-verilog
开源协议：BSD 2-Clause "Simplified" License
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