项目描述 ：
位宽和深度可定制的同步FIFO

高级语言： Verilog

项目主页：

项目地址: git://github.com/Verdvana/Syn_FIFO.git

创建时间： 2019-11-04T07:17:17Z
项目社区：https://github.com/Verdvana/Syn_FIFO
开源协议：
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