项目描述 ：
USB -> AXI Debug Bridge

高级语言： Verilog

项目主页：

项目地址: git://github.com/ultraembedded/core_usb_bridge.git

创建时间： 2019-07-20T17:55:08Z
项目社区：https://github.com/ultraembedded/core_usb_bridge
开源协议：GNU Lesser General Public License v2.1
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