项目描述 ：
A interpreter/compiler written in python that auto-connects hardware modules written Chisel HDL and allows for easy parametrised parallelism

高级语言： Python

项目主页：

项目地址: git://github.com/josh14668/Easier-Parallel-Design-Framework.git

创建时间： 2017-09-10T01:07:54Z
项目社区：https://github.com/josh14668/Easier-Parallel-Design-Framework
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