项目描述 ：
基于 FPGA 的 RISC-V CPU + SoC

高级语言： SystemVerilog

项目主页：

项目地址: git://github.com/WangXuan95/USTC-RVSoC.git

创建时间： 2019-02-05T08:16:27Z
项目社区：https://github.com/WangXuan95/USTC-RVSoC
开源协议：MIT License
关键词：
cpu fpga risc-v riscv rtl rv32i soc softcore systemverilog verilog
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