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FPGA/ASIC
16-bit_Pseudo_Random_Number_Generator
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项目作者：
Verdvana
项目描述 ：
基于FPGA的LFSR 16位伪随机数生成器
高级语言：
Verilog
项目主页：
项目地址:
git://github.com/Verdvana/16-bit_Pseudo_Random_Number_Generator.git
创建时间：
2019-01-16T08:38:15Z
项目社区：
https://github.com/Verdvana/16-bit_Pseudo_Random_Number_Generator
开源协议：
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