项目作者： arminkz

项目描述：
Basic 16bit CPU Architecture Design with VHDL

高级语言： VHDL

项目主页：

项目地址: git://github.com/arminkz/SayehCPU.git

创建时间： 2017-03-18T08:15:54Z
项目社区：https://github.com/arminkz/SayehCPU
开源协议：
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Sayeh CPU

Basic 16bit MIPS Oriented , SISD CPU Architecture Implemented with VHDL

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