云鉴权>> cdec>> 返回
项目作者： yoshinrt

项目描述 ：
A simple 8bit architecture CPU
高级语言： Verilog
项目地址: git://github.com/yoshinrt/cdec.git
创建时间： 2018-07-16T01:17:55Z
项目社区：https://github.com/yoshinrt/cdec
开源协议：
下载


CDEC - simple 8bit architecture CPU

How to run the CPU

  1. Install cvar
  2. % git clone —recursive https://github.com/yoshinrt/cdec.git
  3. % cd cdec; make mul.sim