FPGA/ASIC sdram-controller 返回
项目作者： hdl-util

项目描述 ：
Generic FPGA SDRAM controller, originally made for AS4C4M16SA
高级语言： Verilog
项目地址: git://github.com/hdl-util/sdram-controller.git
创建时间： 2020-04-19T20:52:10Z
项目社区：https://github.com/hdl-util/sdram-controller
开源协议：Other
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