项目描述 ：
3个独立组件：UART接收器、UART发送器、UART交互式调试器

高级语言： SystemVerilog

项目主页：

项目地址: git://github.com/WangXuan95/Verilog-UART.git

创建时间： 2019-08-01T06:40:22Z
项目社区：https://github.com/WangXuan95/Verilog-UART
开源协议：
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