项目描述 ：
Tool for creating synchronous models and behavioral specifications for asynchronous circuits

高级语言： Verilog

项目主页：

项目地址: git://github.com/tuura/sync-models.git

创建时间： 2017-11-06T14:17:06Z
项目社区：https://github.com/tuura/sync-models
开源协议：
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